Die Taiwan Semiconductor Manufacturing Company (TSMC) hat angekündigt, dass sie bis 2026 mit der Produktion hochmoderner 1,6-Nanometer-Chips (nm) beginnen wird, um die Dichte und Leistung von Logikchips „erheblich verbessern“ zu können.
An diesem Mittwoch stellte das Unternehmen seine neuesten Halbleiterprozesstechnologien vor, fortschrittliche 3D-IC-Verpackungen, um die nächste Generation von Prozessoren voranzutreiben, wie in einer Pressemitteilung erläutert.
Auf diesem nordamerikanischen Technologiesymposium, das in Santa Clara (Kalifornien, USA) stattfand, wurde auch die TSMC A16-Technologie vorgestellt, „die führende Nanoblatttransistoren mit einer innovativen Lösung für die hintere Stromschiene umfasst“.
Diese Technologie, die sowohl eine „erheblich verbesserte“ Logikdichte als auch Leistung in Logikchips bieten wird, wird in der Herstellung von 1,6-Nanometer-Prozessoren (nm) zum Ausdruck kommen. Ebenso wird es die Super Power Rail-Architektur von TSMC mit seinen Nanoplattentransistoren kombinieren und die Produktion ist für 2026 geplant.
Der Komponentenhersteller hat außerdem erklärt, dass A16 im Vergleich zum N2P-Prozess eine Geschwindigkeitsverbesserung von 8–10 Prozent bei positiver Versorgungsspannung (VDD) bietet.
Darüber hinaus werden kommende Chips bei gleicher Geschwindigkeit eine Leistungsreduzierung um 15 bis 20 Prozent und eine bis zu 1,10-fache Verbesserung der Chipdichte für Rechenzentren erfahren.
Eine weitere der auf dem Treffen vorgestellten Neuheiten ist die NanoFlex-Technologie, die den N2 von TSMC antreiben wird und die das Unternehmen dem Dokument zufolge als „Fortschritt bei der Co-Optimierung von Design und Technologie“ definiert hat.
TSMC NanoFlex bietet Komponentendesignern mehr Flexibilität bei Standard-N2-Zellen sowie höhere Zellhöhen zur Maximierung der Komponentenleistung. Dies bedeutet, dass Kunden die Mischung aus Low- und High-Zellen innerhalb desselben Designblocks optimieren und ihre Designs verfeinern können, um ein ausgewogenes Verhältnis von Leistung und Leistung zu erreichen.
TSMC hat außerdem N4C in sein Technologieportfolio aufgenommen, eine Erweiterung von N4P mit einer Kostensenkung der Matrix um bis zu 8,5 Prozent, deren Einführung weniger Aufwand erfordert und deren Serienproduktion für 2025 geplant ist.
N4C verfügt über vollständig N4P-konforme, flächeneffiziente Basis-IPs mit verbesserter Leistung aufgrund der reduzierten Chipgröße und bietet „eine kostengünstige Option für Produkte, die auf den nächsten Knoten mit fortschrittlicher Technologie von TSMC migrieren“.
